SysLog2

Modalités et planning

• Introduction unité SysLog2
  
• Planning
  

Cours

• Design flowVHDL & Outils EDADesign flowVHDL & Outils EDA, inclus scripts tcl
  

• VHDL, introduction et notion de base
• VHDL, visseries et astuces
• Langage VHDL, le paquetage numeric_std
• Langage VHDL, process et instructions séquentielles
• VHDL, description d’éléments mémoiresLangage
  
• VHDL Design re-use

• Fonctions combinatoires avec exemples de descriptions VHDL
• Registres et compteurs avec exemples de descriptions VHDL
• Machine d'états (MSS simple, graphe des états) avec exemple de description VHDL
  
• Numérationet arithmétique multiplication spatiale et séquentielle
• Machines séquentielles synchrones (MSS) complexes
  • Exemple: algorithme et décomposition pour comparaison de 2 nbr 32 bits pdf
    

Exercices

Exercices fonctions combinatoires, décomposition et VHDL: pdf
      - archive avec entité pour les exercices 60 à 63: tar
Exercices sur bascules: pdf
Exercices registres et compteurs: pdf

Laboratoires

Guide pour la rédaction d'un rapport de laboratoire : pdf

Utilisation des infrastructures des salles A07/A09: résumé
Version complet disponible sur la page manuel

Journal de laboratoire, chablons: word, latex_tar

• Lab1: laboratoire d'introduction au flow VDHL et au outils EDA
      Réalisation et simulation d'un transcodeur Binaire => Linéaire
  
  • énoncé, projet tar

Information pour les laboratoires suivants:

• voir page Moodle du cours 18_SysLog2

Documentation

Pour les manuels d’introduction aux outils EDA, soit:
   - Introduction au simulateur VHDL Questa
   - Introduction à l'outil EDA d'Altera, Quartus II


voir la page manuels lien