La conception des systèmes numériques nécessite de vérifier leur fonctionnement en simulation avant de passer sur un substrat matériel. La vérification fonctionnelle peut se faire en exploitant le langage VHDL, mais de fortes limitations lui sont liées. Le langage SystemVerilog, qui est très récent, propose de nouvelles constructions telles que la randomisation contrainte, la gestion de couverture, ou les assertions, qui permettent la mise au point de bancs de tests performants et efficaces.
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