VTF : Cours / Labos

Cours

Designs complexes sur FPGA (design et méthodologie)

• Evolution des technologies et des méthodologies: Designs FPGA partie 1
• Langage VHDL: Designs FPGA partie 2
• Design re-use: Designs FPGA partie 3
• Cahier méthodologique VHDL

Vidéo numérique

• Introduction à la vidéo numérique et à l'environnement Altera  : Introduction_video_numerique
• Traitement du signal : TS partie 1 , TS partie 2 (filtrage)
• Traitement virgule fixe : TVF
• Transformations vidéo: TV

Vérification

• Introduction à la vérification : pdf
• Introduction à SystemVerilog : pdf
• SystemVerilog randomisation : pdf
• SystemVerilog assertions: pdf

Exercices

Réalisation d'un compteur pseudo synchrone et d'un compteur synchrone. Vérification du fonctionnement après placement routage

• Fichiers: zip

Description en VHDL d'un additionneur 7 bits avec carry et overflow. Utilisation du paquetage Numeric_Std

• Fichiers:zip

Description d'un compteur générique.

• Fichiers: zip

Vérification. Exercice 1

• Fichiers: zip

 

Labos

Labo 1 - Initiation

• Donnée
• Test_bench_lab1
• Fichiers : zip
• Solution : zip

 Labo 2 - Vérification

• Donnée
• Fichiers : zip

Labo3 - Nios

• Donnée
• Fichiers GUI : .zip

Labo4 - Filtrage

• Donnée
• Fichiers GUI : .zip

Documentation et manuels

• Explication résumée pour l'utilisation de l'outils Quartus: Résumé utilisation Quartus
• Documentation de la carte: Altera Cyclone III 3C120 Dev_Kit
• Présentation (slides) "Video et Image Processing" : Altera Video Image Processing (VIP) Solution
• Documentation des IP cores de la suite VIP : Video and Image Processing Suite - User Guide
• Exemples de designs et paramétrages  : Video and Image Processing Example Design
• Utilisation de SoPC Builder : Introduction to SOPC Builder
• Création de composants pour SOPC Builder : SOPC Builder Component Development Walkthrough
• Manuel Nios (hardware) : NIOSII_Reference_Handbook
• Manuel Nios (software) :NIOSII_Software_Developpers_Handbook
• Tutorial programmation Nios : tt_my_first_nios_sw