DEFi10G

Design d’une liaison Ethernet sur fibre optique 10Giga

Responsable

Période

mars 2013 - août 2014

Axes

Accélération matérielle du traitement de l'information

L’objectif du projet est de fournir un ensemble de méthodologies, de règles et un design pour la mise en œuvre de liaisons série à haut débit à 10 Gigabits/sec de façon fiable et efficace.

Le but est d’investiguer les différentes étapes de mise en œuvre d’un lien Ethernet 10Giga, soit:
- carte électronique (PCB): règles de routage du PCB, maîtrise des impédances, stack-up, simulation.
- transceiver des FPGAs: configuration et réglage, mesure qualité signal, outils EDA.
- protocole Ethernet: générateur/analyseur, PCS 10Giga, BER, domaine d’horloge, vérification.

Les résultats du projet comprendront un design Ethernet pour 2 technologies de FPGA, un ensemble de règles et de méthodologies, des designs de configuration des transceivers et des tutoriaux sur l’utilisation des outils EDA pour la conception, la réalisation et la validation de lien à 10Giga à l’ensemble des membres de la HES-SO et des PMEs.

Le projet permettra la mise en œuvre d’un générateur de trafic Ethernet 10Giga sur 10 liaisons en parallèle pour tester et valider un système de transmission sécurisée à 100Gigabits/sec.

A l'heure actuelle, une quantité extrêmement importante de données est échangée sur les réseaux informatiques. Les performances de ces réseaux doivent être augmentées. La tendance actuelle est de migrer ceux-ci vers la norme 10Gigabit Ethernet (10GbE) sur fibre optique, voire à 40 ou 100Gbit/s (QCrypt)! D’autre part, les traitements à très haute performance réalisés avec les FPGAs de dernières générations ne cessent d’augmenter et en corollaire les volumes de données échangés sont toujours plus importants.

Les circuits logiques programmables actuels exécutent des opérations complexes avec des débits de données de plusieurs Gbits/s. Le défi est d’assurer le transfert de données avec ces débits, voire jusqu’à plusieurs dizaines de Gbits/s. L’utilisation de bus parallèle est limitée par des problèmes de routage, de distance et de ressources d’entrée/sortie (pins I/O). L’utilisation de liens séries à haut débit répond de façon efficace au transfert à très haut débit. La majorité des nouveaux standards de bus utilisent ce type de technologie, comme: PCI-express, SATA, USB3, Ethernet, etc. Pour répondre à cette demande de transfert de grand volume de données, les dernières générations de FPGAs disposent de nombreuses interfaces séries à haut débit (émetteur-récepteur ou transceiver) jusqu’à 28Gbits/s voire 56 Gbits/s pour les composants dernièrement annoncés et l’évolution va se poursuivre.

Jusqu’à présent, pour des débits moins importants, les liens ne sont pas trop difficiles à maîtriser, même sans une expérience étendue en circuits radiofréquence. Mais pour des débits plus importants, vu les faibles longueurs d’onde (5GHz de longueur d’onde correspond à ~ 1 cm sur un PCB), des éléments jusqu’ici plus ou moins négligeables comme les vias, la forme des pads de composants ou encore la qualité des matériaux diélectriques, deviennent une contribution capitale dans la qualité de la transmission des signaux. Il est important que les concepteurs de système sur FPGA soient formés sur les nouveaux défis de cette technologie. Cela doit leur permettre de concevoir et réaliser avec succès des systèmes embarqués utilisant des liens séries rapides.

Pour le projet, l’équipe est constituée des instituts inIT et REDS spécialistes du monde des FPGAs et de l’institut IICT spécialisé dans le domaine des radios fréquences. Cette collaboration est indispensable pour pouvoir maîtriser tous les aspects de ces liaisons à très hautes fréquences. L’objectif du projet est de fournir un ensemble de méthodologies, de règles et un design pour la mise en œuvre de liaisons série à haut débit à 10 Gbits/s de façon fiable et efficace. D’autre part, le projet comprend la réalisation d’un générateur/analyseur 10 Gigabit Ethernet. Nous disposerons ainsi d’un système de validation et de caractérisation d’un lien.

Caractérisation de liens séries à haute vitesse

Des mesures de l’œil, de liens 10Gbit/s présents sur la carte Qcrypt, ont été réalisées à l’aide d’un oscilloscope LeCroy à 16GHz. Une carte de test, avec différentes structures de liens à haute vitesse, a été spécifiquement développée. Les paramètres S des liens, de celle-ci, ont été obtenus grâce à un simulateur 3D et par leurs mesures avec un analyseur de réseau vectoriel (VNA) à 20GHz. Cette étape a permis d’élaborer des règles de routage fiables pour la fabrication de PCB avec des liens à haute vitesse.

Application : PCB avec des liens à haute vitesse

Le design d’une carte comprenant 10 liens à 10Gbit/s a permis de mettre en œuvre les règles de routages établies précédemment et d’en affiner leurs pertinences. Au travers de ce design, il est apparu la nécessité de maitriser les paramètres et les contraintes liés à la fabrication de PCB comme la définition du layer stack et l’application des règles de routage du fabricant. Cette carte permettra de réaliser un banc de test pour valider le système de transmission sécurisée à 100Gbit/s (QCrypt).

Mise en œuvre d’un lien à 10Gbit/s sur les technologies Altera Stratix V et Xilinx Virtex-7

Les fabricants Xilinx et Altera fournissent des outils de vérification pour l’émetteur-récepteur d’un lien série à 10Gbit/s. Ces outils permettent le contrôle dynamique d’un émetteur-récepteur et également de mesurer le taux d’erreur de transmission (BER) et l’œil (EYE) d’un lien série. La pertinence de ces mesures est évaluée dans le cadre de ce projet.

Le but est d’offrir une méthodologie pour la mise en œuvre des émetteurs-récepteurs à 10Gbit/s grâce à la mesure de la qualité des liens avec les outils EDA sans recourir à des appareils coûteux.

Générateur/analyseur de trames 10 Gigabit Ethernet

Le projet comprend le design d’un générateur/analyseur de trames 10 Gigabit Ethernet. Le générateur est capable de générer des trames variables, basées sur la génération de nombres pseudo aléatoires. Un module d’analyse des trames reçues permet de réaliser pour effectuer des mesures et des statistiques permettant de caractériser la ligne série. Le banc de test en SystemVerilog, créé durant le projet Qcrypt, a été adapté à ce design pour la réaliser les simulations.

Tests des différentes configurations de liaisons 10 Gigabit Ethernet

Il s’agit de tester les deux design sur deux démonstrateurs à base de carte de développement Altera et Xilinx. Ces tests permettent de valider les mesures obtenues au moyen du générateur/analyseur de trame Ethernet en les comparant à celles obtenues avec des appareils externes.

Banc de test et de caractérisation d’un lien 10 Gigabit Ethernet

Ce banc de test permet d’obtenir de caractériser un lien 10 Gigabit Ethernet en indiquant des mesures comme le BER ou la latence d’un paquet. Un atténuateur optique est connecté au Loopback de la fibre pour permettre de simuler des distances de fibres optiques plus longues. Des mesures complémentaires (EYE, fréquence) sont également réalisées à l’aide d’un oscilloscope LeCroy.

Banc de test et caractérisation d’un équipement 10 Gigabit Ethernet

Ce banc de test est une idée de suite de projet. Le banc de test pourrait mesurer le BER et la latence mais également le Jitter. Un système de mesure de l’œil avec notre design pourrait également être implémenté.

Les résultats du projet attendus

Les résultats de l’ensemble du projet comprennent un design Ethernet pour 2 technologies de FPGA, un ensemble de règles et de méthodologies, des designs de configuration des transceivers et des tutoriaux sur l’utilisation des outils EDA pour la conception, la réalisation et la validation de lien à 10Gbit/s à l’ensemble des membres de la HES-SO et des PMEs. Deux séminaires techniques seront présentés à l’ensemble de la HES-SO et seront également proposés aux industriels. L’équipe "Innovative development Group" de l’IICT présentera un séminaire technique sur le thème : "Design de liens à haute vitesse sur PCB". Les deux instituts inIT et REDS présenterons quant à eux, un séminaire technique sur le thème : "Design de liens à haute vitesse avec FPGA Stratix/Virtex".