Objectifs du cours
Former les participants sur les nouvelles méthodes de conception numérique avec l'utilisation du langage VHDL.
Maîtriser le design-flow appliqué à un CPLD ou un FPGA, soit:
- Appliquer les nouvelles méthodes de conception.
- Ecrire des descriptions synthétisables en VHDL.
- Ecrire des test-bench simples en VHDL et réaliser des simulations automatiques.
- Synthétiser et intégrer les descriptions VHDL synthétisable.
- Utiliser des outils modernes et performants.
Informations
Date
Durée : 4 jours
Printemps 2011
Lieu
HEIG-VD
Rte de Cheseaux 1
1400 Yverdon-les-Bains
Plaquette
Formulaire d'inscription
Prochain cours en 20, 27 Mai, et 10, 17 Juin 2011.