RISC-AI

Integrating Analog accelerators in RISC-V platforms to improve the efficiency of deep neural networks
Responsable
ZAPATER Marina
Période
avril 2020 - octobre 2020
Tags
  • RISC-V
  • Deep Neural Networks
  • Analog accelerator
Axes
Accélération matérielle du traitement de l'information
Les réseaux neuronaux profonds (DNN) sont aujourd’hui au cœur d’une myriade d’applications et de services d’intelligence artificielle et devraient croître à un rythme de 13 % d’ici 2021. À mesure que les DNN deviennent plus profonds, ils nécessitent des exigences de calcul et une consommation d’énergie trop élevées. Les GPU, qui ont été pendant des années la meilleure plate-forme pour l'accélération des NN ont frappé un mur d’évolutivité; tandis que les dispositifs edge nécessitent également l’utilisation d’accélérateurs pour effectuer l’inférence de NNs très profondes et complexes.
Pour s’attaquer à la fois à la formation et à l’inférence des DNN actuels et futurs, il faut suivre le rythme de leurs besoins croissants en informatique, de leurs performances et de leur efficacité. Cependant, à l’ère post-Dennard, la seule façon d’atteindre cette efficacité est de s’appuyer sur une nouvelle informatique neuromorphique et analogique.

Les mémoires non volatiles analogiques émergentes (eNVMs) présentent un grand potentiel en raison de leur surface inférieure de 25x et de leur énergie de 1000x par rapport au SRAM traditionnel, et de leurs capacités d’intégration 3D à l’aide du CMOS conventionnel. Lorsqu’ils sont disposés dans une barre transversale, ils se comportent comme des résistances qui peuvent stocker les poids DNN. Les entrées dans les couches NN peuvent alors être cartographiées sous forme de tensions, et la multiplication des poids (résistances) par les entrées (tensions) s’accumule naturellement à mesure que les courants sortent de la grille, grâce à la loi de Kirchhoff, accélérant considérablement la multiplication-accumulation (MAC), qui peut être effectuée en 1 cycle, surperformant GPU.
L’objectif de ce projet est d’effectuer une évaluation au niveau du système des accélérateurs eNVM analogiques lorsqu’ils sont déployés dans une plateforme RISC-V, au moyen d’une simulation complète du système. 
Pour ce faire, nous utiliserons et étendrons le simulateur full-system gem5-X de deux manières :
- en ajoutant le support pour simuler les plateformes multi-core RISC-V système complet exécutant un système d’exploitation Linux
- en incorporant des eNVMs analogiques dans une architecture multi-core RISC-V.
  • it has to be capable of handling a considerable amount of incoming data, whicn f!ows through 40Gb connections;
  • the synchronization is achieved via the best system commercially avaiiable (the WhiteRabbit protocol) to ensure that the largest amount of information is extracted from the data;
  • it has to rely on standard components and protocols to avoid vendor Iock-in problems;
  • it has to rely on standard components and protocols to avoid vendor Iock-in problems; 
    maintenance costs, increase efficiency and flexibility (using load balancing), and avoid the trasmission of already-processed data on potentially insecure lines (see Fig. 1).